PCB板级信号完整性的仿真及应用

    信号完整性（SI，Signal Integrity）的概念是针对高速数字信号提出来的。以往的数字产品，其时钟或数据频率在几十兆之内时，信号的上升时间大多在几个纳秒，甚至几十纳秒以上。数字化产品设计工程师关注最多的是数字设计”保证逻辑正确。随着数字技术的飞速发展，原先只是在集成电路芯片设计中需要考虑的问题在PCB板级设计中正在逐步显现出来，并由此提出了信号完整性的概念。

    在众多的讲述信号完整性的论文和专著中，对信号完整性的描述都是从信号传输过程中可能出现的问题（比如串扰，阻抗匹配，电磁兼容，抖动等）本身来讨论信号完整性，对信号完整性没有一个统一的定义。事实上，信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度，这个还原程度是指在指定的收发参考端口，发送芯片输出处及接收芯片输入处的波形需满足系统设计的要求。

1 板级信号完整性分析

1.1信号完整性分析内容的确定

    信号完整性分析工作是一项产品开发全流程工作，从产品设计阶段开始一直延续到产品定型。PCB板级设计同样如此。在系统设计阶段，产品还没有进入试制，需要建立相应的系统模型并得到仿真结果以验证设计思想和设计体系正确与否，这个阶段称前仿真；前仿真通过后，产品投入试制，样品出来后再进行相应的测试和仿真，这个阶段称后仿真。假如将每一块PCB板视为一个系统，影响这个系统正常工作的信号问题涉及到所有的硬件和软件，包括芯片、封装、PCB物理结构、电源及电源传输网络和协议。

    对系统所有部分都进行仿真验证是不现实的。应根据系统设计的要求选定部分内容进行测试仿真。本文所提及的板级信号完整性分析”仅针对芯片引脚和走线的互连状态分析。

    当被传输的信号脉冲时间参量（如上升时间、传输时间等）已缩短至和互连线上电磁波传输时间处于同一个量级时，信号在互连线上呈现波动效应，应采用微波传输线或分布电路的模型来对待互连线，从而产生了时延、畸变、回波、相邻线之间的干扰噪声等所谓的互连效应”。

    假设PCB板上芯片引脚的输入输出信号都是“干净”的，那么只要考虑互连线路本身的互连效应。事实上，每个芯片引脚在封装时都有其独特的线路特性，这些特性是由其内部的晶体管特性决定的，同样的信号在不同引脚上的传输效率差异很大。因此，在分析信号传输的互连效应时必须考虑芯片内部的电路特性以提取相对准确的电路模型，并在此基础上作进一步的分析。这个模型就是在业界被广泛使用的IBIS模型。

1.2IBIS标准模型的建立

    高速数字电路的发展得益于大规模集成电路性能的快速提升。随着I/O翻转频率的加快和电压门限值的降低，系统设计师必须对电路板上的I/O、端接和线路互连作仿真以加速产品推向市场的节奏，降低产品失败的风险，这意味着一种被业界广泛接受的模型必须被建立。

    被IC设计生产厂家广泛应用的SPICE(simulation program with integrity circuit emphasis）仿真尽管可以得到较高的精确度，但对于PCB级和系统级用户来说，它却是不合适的。一是因为SPICE是基于晶体管的几何结构和材料特性来预测晶体管性能的工具，属于晶体管级别的仿真模型，包含有生产厂家的知识产权和工艺技术秘密，厂家大多数不提供这样的模型给用户；二是SPICE仿真为追求精确度，仿真计算量很大，计算时间太长，要比IBIS模型高一个数量级；三是不同的仿真器之间是不能完全兼容的，一旦采用了不合适的仿真器进行仿真，得到的结果是不可信的目。由此推动了IBIS的诞生。

    IBIS（I/O buffer information specificatior）模型最初是Intel开发专门用于PCB板级和系统级仿真提出的一种行为级的数字信号完整性分析模型，是一种基于V/I曲线对I/O buffer快速准确建模的方法。1993年4月，由EDA厂商、半导体厂商、大学等单位组成的IBIS开放论坛推出了第一个标准版本IBISVisionl.0，并逐步成为业界进行信号完整性分析的标准模型。

1.3IBIS模型结构和文件格式

    IBIS模型的一般结构如图1所示：它由五个部分组成，不同特性的管脚（比如输入、输出、三态高阻等）由不同元素组成，所有的结构都是在图1的基础上删减得到的。需要注意的是该模型只是行为级模型，并不表示芯片内部管脚的实际结构，它表示对应管脚的I/V曲线由图1所示的模型来表征。